حافظه نهان SRAM CPU و GPU کوچک نمی شود، که می تواند هزینه تراشه را افزایش دهد یا عملکرد را کاهش دهد


چرا مهم است: مقاله جالبی که در ویکی چیپ پست شده است، در مورد شدت مشکلات انقباض SRAM در صنعت نیمه هادی بحث می کند. سازنده TSMC گزارش می دهد که مقیاس ترانزیستور SRAM آن کاملاً صاف شده است تا جایی که حافظه پنهان SRAM در چندین گره به همان اندازه باقی می ماند، علیرغم اینکه چگالی ترانزیستور منطقی همچنان کاهش می یابد. این ایده آل نیست، و حافظه نهان SRAM پردازنده را مجبور می کند تا فضای بیشتری را در قالب میکروچیپ اشغال کنند. این به نوبه خود می تواند هزینه های ساخت تراشه ها را افزایش دهد و از کوچک شدن برخی از معماری های ریزتراشه تا حد ممکن جلوگیری کند.

تقریباً همه پردازنده ها به نوعی از حافظه پنهان SRAM متکی هستند. کش ها به دلیل قرارگیری استراتژیک در کنار هسته های پردازشی، به عنوان یک راه حل ذخیره سازی با سرعت بالا با زمان دسترسی بسیار سریع عمل می کنند. داشتن فضای ذخیره سازی سریع و در دسترس می تواند عملکرد پردازش را به میزان قابل توجهی افزایش دهد و منجر به اتلاف زمان کمتری برای هسته ها برای انجام کارشان شود.

در شصت و هشتمین کنفرانس بین المللی EDM سالانه IEEE، TSMC مشکلات بزرگی را در مقیاس بندی SRAM آشکار کرد. گره بعدی این شرکت که برای سال 2023 در حال توسعه است، N3B، دارای همان تراکم ترانزیستور SRAM مانند N5 قبلی خود است که در CPUهایی مانند سری Ryzen 7000 AMD استفاده می شود.

گره دیگری که در حال حاضر برای سال 2024 در حال توسعه است، N3E خیلی بهتر نیست، با کاهش 5 درصدی اندازه ترانزیستور SRAM…

برای یک چشم انداز وسیع تر، ویکی چیپ نموداری از تاریخچه مقیاس بندی SRAM TSMC از سال 2011 تا 2025 را به اشتراک گذاشت. نیمه اول نمودار – نشان دهنده روزهای 16 نانومتری و 7 نانومتری TSMC است – نشان می دهد که چگونه مقیاس بندی SRAM مشکلی نبود و چگونه در حال کوچکتر شدن است. یک سرعت سریع اما هنگامی که نمودار به سال 2020 رسید، اساساً خطوط مسطح را مقیاس بندی می کند، با سه نسل از گره های منطقی TSMC که از اندازه های SRAM تقریباً یکسان استفاده می کنند: N5، N3B و N3E.

با افزایش سرعت تراکم ترانزیستور منطقی – تا 1.7 برابر در مورد N3E – اما بدون اینکه چگالی ترانزیستور SRAM همان مسیر را طی کند، SRAM با گذشت زمان شروع به مصرف فضای قالب زیادی خواهد کرد. ویکی چیپ این را با یک تراشه ترانزیستوری فرضی 10 میلیاردی نشان داد که بر روی چندین گره کار می کند. در N16 (16 نانومتر)، دای بزرگ است و تنها 17.6 درصد از سطح قالب از ترانزیستورهای SRAM تشکیل شده است، در N5، این میزان به 22.5 درصد و در N3 به 28.6 درصد می رسد.

WikiChip همچنین گزارش می دهد که TSMC تنها سازنده ای نیست که مشکلات مشابهی دارد. اینتل همچنین شاهد کاهش سرعت قابل توجهی در کاهش ترانزیستور SRAM در فرآیند اینتل 4 خود بوده است.

اگر این مشکل به نحوی برطرف نشود، به زودی می‌توانیم شاهد مصرف کش‌های SRAM تا 40 درصد از فضای قالب پردازنده باشیم. این امر منجر به تغییر معماری تراشه ها و افزایش هزینه های توسعه می شود. راه دیگری که سازندگان می توانند با آن کنار بیایند، کاهش ظرفیت حافظه پنهان به طور کلی است که باعث کاهش عملکرد می شود. با این حال، جایگزین‌های حافظه جایگزینی وجود دارد که در حال بررسی هستند، از جمله MRAM، FeRAM، و NRAM، به نام چند. اما در حال حاضر، این یک چالش بدون پاسخ روشن در آینده نزدیک باقی مانده است.



منبع